电路板克隆FPGA实现数字信号处理

    从概念上讲，采样率变换器可以通过数/模转换，再对模拟信号进行给定频率的模/数转换得到。在实际的系统中，通过在数字域利用抽取和内插运算实现是一种更为合理和有效的手段。
    抽取是降低采样率的方法。在时域上，D倍（D为抽取因子）抽取就是从原始序列中每隔D-1个样点取出一个构成新的数字序列。在频域上，这一运算可以看成是频谱的压缩， 即原来以Ω sat1为周期的频谱变为以Ω sat2为周期的频谱。为避免可能引起的混迭失真，抽取前应使原信号通过一个低通滤波器。其抽取的示意图及实现框图如图1所示。
    内插是提高采样率的方法。实际的内插系统由两部分构成：（1）零值插值器。电路板克隆设插值因子为I, I倍零值内插就是在原始序列任意两个样本间加入I-1个零值样本。在频域上，频谱进行了扩张，即原来以Ω sat1为周期的频谱变为以Ω sat2为周期的频谱。从Ω c到Ω sat2-Ω c的频带被称为镜像频谱。（2）低通滤波器。信号经过此滤波器后，镜像频谱被滤去，从而得到采样率提高的信号序列。内插图示及实现框图如图2所示。
    利用抽取系统和内插系统的级连，就可以得到有理数采样率转换器的基本方案。一般地，对于 I/D 倍数的有理数采样变换，通过先内插后抽取的方法，可以得到如图3所示的实现框图。图3（a）中的第二部分和第三部分是两个低通滤波器的级连，因而总的滤波效果等效为通带边缘较低的低通滤波器，合并后得到框图3（b）。
    然而，对于上述三个系统，利用原始框图直接实现并不是一个很好的方案。如从图3可以看出，该系统最主要的运算量在滤波器的实现部分，图3（b）中滤波器的采样率为 F3=I，F1=DF2, 滤波运算是在最高采样率的部分实现的，这是不经济的。换一种说法，比如对后两级的系统，经滤波后的序列每D个样本中仅有一个是实际需要的，而D-1样本的运算被丢弃了。